ADA时钟源100M - Revision history

Dongliu at 06:08, 14 August 2017

2017-08-14T06:08:35Z

← Older revision		Revision as of 06:08, 14 August 2017
Line 9:		Line 9:


-	[[~~ADA_TopPage~~\|back]]	+	[[ADA FAQ\|back]]

Dongliu at 08:32, 4 May 2017

2017-05-04T08:32:00Z

← Older revision		Revision as of 08:32, 4 May 2017
Line 1:		Line 1:
-	'''Q''':~~那个ADA~~-~~GPIO的AD最高采样率才65MHz，为什么该板子使用100MHz的晶振而不使用65MHz的晶振来作为AD~~ 的时钟?	+	'''Q''':ADA-GPIO的AD最高采样率才65MHz，为什么该板子选用100MHz的晶振而不使用65MHz的晶振来作为AD 的时钟?


Line 6:		Line 6:
	这个 100M晶振的设计主要是一个预留的频率，提供给没有参考频率的FPGA主板使用的。也因此我们选择了一个在我们其他产品上有使用的晶振，而不是为了符合AD9248最高AD采样频率还特地去找一个不常见的晶振。		这个 100M晶振的设计主要是一个预留的频率，提供给没有参考频率的FPGA主板使用的。也因此我们选择了一个在我们其他产品上有使用的晶振，而不是为了符合AD9248最高AD采样频率还特地去找一个不常见的晶振。

-	因为AD9248本身可容许100MHZ输入（请参照AD9248.pdf的第十二页），只是AD选择100M输入会对信噪比造成影响（噪声比较大），也因此我们建议将100M当做是备用方案，而不是首选。也就是说并不一定要求使用者采用100M晶振去驱动ADC，而且如果是实际应用中的AD采样，我们一般推荐客户使用FPGA PLL直接提供时钟要简单一点。	+	因为AD9248本身可容许100MHZ输入（请参照AD9248.pdf的第十二页），只是AD选择100M输入会对信噪比造成影响（噪声比较大），也因此我们建议将100M当做是备用方案，而不是首选。也就是说并不一定要求使用者采用100M晶振去驱动ADC，而且如果是实际应用中的AD采样， '''我们一般推荐客户使用FPGA PLL直接提供时钟要简单一点。'''
-		+


	[[ADA_TopPage\|back]]		[[ADA_TopPage\|back]]

Dongliu at 08:30, 4 May 2017

2017-05-04T08:30:32Z

← Older revision		Revision as of 08:30, 4 May 2017
Line 10:		Line 10:


-	[[back]]	+	[[ADA_TopPage\|back]]

Dongliu at 08:29, 4 May 2017

2017-05-04T08:29:59Z

← Older revision		Revision as of 08:29, 4 May 2017
Line 3:		Line 3:

	'''A''':ADA子卡上面AD和DA的时钟均有三个源头：外接 SMA， 100M晶振和 FPGA PLL 输出。我们预留这么多的频率选择只是让产品使用上比较有弹性。		'''A''':ADA子卡上面AD和DA的时钟均有三个源头：外接 SMA， 100M晶振和 FPGA PLL 输出。我们预留这么多的频率选择只是让产品使用上比较有弹性。
-

	这个 100M晶振的设计主要是一个预留的频率，提供给没有参考频率的FPGA主板使用的。也因此我们选择了一个在我们其他产品上有使用的晶振，而不是为了符合AD9248最高AD采样频率还特地去找一个不常见的晶振。		这个 100M晶振的设计主要是一个预留的频率，提供给没有参考频率的FPGA主板使用的。也因此我们选择了一个在我们其他产品上有使用的晶振，而不是为了符合AD9248最高AD采样频率还特地去找一个不常见的晶振。
-

	因为AD9248本身可容许100MHZ输入（请参照AD9248.pdf的第十二页），只是AD选择100M输入会对信噪比造成影响（噪声比较大），也因此我们建议将100M当做是备用方案，而不是首选。也就是说并不一定要求使用者采用100M晶振去驱动ADC，而且如果是实际应用中的AD采样，我们一般推荐客户使用FPGA PLL直接提供时钟要简单一点。		因为AD9248本身可容许100MHZ输入（请参照AD9248.pdf的第十二页），只是AD选择100M输入会对信噪比造成影响（噪声比较大），也因此我们建议将100M当做是备用方案，而不是首选。也就是说并不一定要求使用者采用100M晶振去驱动ADC，而且如果是实际应用中的AD采样，我们一般推荐客户使用FPGA PLL直接提供时钟要简单一点。
		+
		+
		+
		+	[[back]]

Dongliu at 08:29, 4 May 2017

2017-05-04T08:29:25Z

← Older revision		Revision as of 08:29, 4 May 2017
Line 1:		Line 1:
-	Q:那个ADA-GPIO的AD最高采样率才65MHz，为什么该板子使用100MHz的晶振而不使用65MHz的晶振来作为AD 的时钟?	+	'''Q''':那个ADA-GPIO的AD最高采样率才65MHz，为什么该板子使用100MHz的晶振而不使用65MHz的晶振来作为AD 的时钟?
		+
		+
		+	'''A''':ADA子卡上面AD和DA的时钟均有三个源头：外接 SMA， 100M晶振和 FPGA PLL 输出。我们预留这么多的频率选择只是让产品使用上比较有弹性。

-	~~A:ADA子卡上面AD和DA的时钟均有三个源头：外接 SMA， 100M晶振和 FPGA PLL 输出。我们预留这么多的频率选择只是让产品使用上比较有弹性。~~

	这个 100M晶振的设计主要是一个预留的频率，提供给没有参考频率的FPGA主板使用的。也因此我们选择了一个在我们其他产品上有使用的晶振，而不是为了符合AD9248最高AD采样频率还特地去找一个不常见的晶振。		这个 100M晶振的设计主要是一个预留的频率，提供给没有参考频率的FPGA主板使用的。也因此我们选择了一个在我们其他产品上有使用的晶振，而不是为了符合AD9248最高AD采样频率还特地去找一个不常见的晶振。
		+

	因为AD9248本身可容许100MHZ输入（请参照AD9248.pdf的第十二页），只是AD选择100M输入会对信噪比造成影响（噪声比较大），也因此我们建议将100M当做是备用方案，而不是首选。也就是说并不一定要求使用者采用100M晶振去驱动ADC，而且如果是实际应用中的AD采样，我们一般推荐客户使用FPGA PLL直接提供时钟要简单一点。		因为AD9248本身可容许100MHZ输入（请参照AD9248.pdf的第十二页），只是AD选择100M输入会对信噪比造成影响（噪声比较大），也因此我们建议将100M当做是备用方案，而不是首选。也就是说并不一定要求使用者采用100M晶振去驱动ADC，而且如果是实际应用中的AD采样，我们一般推荐客户使用FPGA PLL直接提供时钟要简单一点。

Dongliu: Created page with "Q:那个ADA-GPIO的AD最高采样率才65MHz，为什么该板子使用100MHz的晶振而不使用65MHz的晶振来作为AD 的时钟? A:ADA子卡上面AD和DA的时钟均有三..."

2017-05-04T08:28:20Z

Created page with "Q:那个ADA-GPIO的AD最高采样率才65MHz，为什么该板子使用100MHz的晶振而不使用65MHz的晶振来作为AD 的时钟? A:ADA子卡上面AD和DA的时钟均有三..."

New page

Q:那个ADA-GPIO的AD最高采样率才65MHz，为什么该板子使用100MHz的晶振而不使用65MHz的晶振来作为AD 的时钟?

A:ADA子卡上面AD和DA的时钟均有三个源头：外接 SMA， 100M晶振和 FPGA PLL 输出。我们预留这么多的频率选择只是让产品使用上比较有弹性。

这个 100M晶振的设计主要是一个预留的频率，提供给没有参考频率的FPGA主板使用的。也因此我们选择了一个在我们其他产品上有使用的晶振，而不是为了符合AD9248最高AD采样频率还特地去找一个不常见的晶振。

因为AD9248本身可容许100MHZ输入（请参照AD9248.pdf的第十二页），只是AD选择100M输入会对信噪比造成影响（噪声比较大），也因此我们建议将100M当做是备用方案，而不是首选。也就是说并不一定要求使用者采用100M晶振去驱动ADC，而且如果是实际应用中的AD采样，我们一般推荐客户使用FPGA PLL直接提供时钟要简单一点。