《DCC外部时钟输入范围？》

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Latest revision as of 10:24, 13 April 2018

Q:DCC外部时钟输入范围？

A:

单端的外部时钟接入范围在1M~100M左右。

差分外部时钟，如果做采样时钟，不能超过采样率150M，如果接入FPGA做其他时钟信号，范围在1M到所选FPGA本身的 最大限制。

PS：一般我们建议客户可以直接用FPGA PLL 出来的clock 就可以了，更简单。

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